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Thesis of

Sébastien Le Beux

Friday 7 December 2007
Amphi Turing, Bât M3 - LIFL

Un flot de conception pour applications de traitement du signal systématique implémentées sur FPGA à base d'Ingénierie Dirigée par les Modèles

Rapporteur: El Mostapha Aboulhamid, Université de Montréal
Rapporteur: Tanguy Risset, INSA de Lyon
Examinateur: Bernard Toursel, LIFL
Examinateur: Carlos Valderrama, Université de Mons
Directeur: Jean-Luc Dekeyser, LIFL
Directeur: Philippe Marquet, LIFL

Dans cette thèse, nous proposons un flot de conception pour les applications de traitement du signal systématique implémentées sur FPGA. Nous utilisons l'Ingénierie Dirigée par les Modèles (IDM) pour la mise en oeuvre de ce flot de conception dont la spécification des applications est décrite en UML.

La première contribution de cette thèse réside dans la proposition d'un metamodèle isolant les concepts utilisés au niveau RTL. Ces concepts sont extraits d'implémentations matérielles dédiées de tâches à fort parallélisme de données. Par ailleurs, ce métamodèle considère la technologie d'implémentation FPGA et propose différents niveaux d'abstractions d'un même FPGA. Les niveaux d'abstractions ainsi obtenus permettent un raffinement des implémentations matérielles.

La seconde contribution au sein de notre flot de conception permet la transformation d'une application modélisée à haut niveau d'abstraction vers un modèle RTL. En fonction des contraintes de surface disponibles (technologie FPGA), le processus de transformation optimise le déroulement des boucles et le placement des tâches sur FPGA.

A partir d'applications modélisées en UML, nous générons automatiquement un code VHDL optimisé en fonction des ressources disponibles sur FPGA. Le code produit est simulable et synthétisable sur le FPGA ciblé. Le flot de conception proposé a été utilisé avec succès dans le cadre de la sécurité automobile, par exemple pour un algorithme de détection d'obstacles automatiquement généré depuis une modélisation en UML.

Ours

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