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  1. Formation doctorale

Thèse de

Imran-Rafiq Quadri

mardi 20 avril 2010
Amphithéâtre de l'IRCICA

Une méthodologie de conception dirigée par les modèles en MARTE pour cibler les systèmes sur puce basés sur les FPGA dynamiquement reconfigurables

Directeur de Thèse : Jean-Luc Dekeyser, Professeur, Université Lille 1 Sciences et Technologies
Co-Directeur : Samy Meftali, Maître de Conférences, Université Lille 1 Sciences et  Technologies

Rapporteurs : Guy Gogniat, Professeur, Université Bretagne-Sud Lorient
Bertrand Granado, Professeur, Université Cergy-Pontoise

Membres : Hans Vandierendonck, Researcher, Ghent University Belgium
Gilles Grimaud, Professeur, Université Lille 1 Sciences et Technologies

 

Les travaux présentés dans cette thèse sont effectuées dans le cadre des Systèmes sur puce (SoC, System on Chip) et la conception de systèmes embarqués en temps réel, notamment dédiés au domaine de la reconfiguration dynamique, liés à ces systèmes complexes. Dans ce travail, nous présentons un nouveau flot de conception basé sur l’Ingénierie Dirigée par les Modèles (IDM/MDE) et le profilMARTE pour la conception conjointe du SoC, la spécification et la mise en œuvre de ces systèmes sur puce reconfigurables, afin d’élever les niveaux d’abstraction et de réduire la complexité du système.

 

La première contribution relative à cette thèse est l’identification des parties de systèmes sur puce reconfigurable dynamiquement qui peuvent être modélisées au niveau d’abstraction élevé. Cette thèse adapte une approche dirigée par l’application et cible les modèles d’application de haut niveau pour être traités comme des régions dynamiques des SoCs reconfigurables. Nous proposons aussi des modèles de contrôle générique pour la gestion de ces régions au cours de l’exécution en temps réel. Bien que cette sémantique puisse être introduite à différents niveaux d’abstraction d’un environnent pour la conception conjointe du SoC, nous insistons tout particulièrement sur sa fusion au niveau du déploiement, qui relie la propriété intellectuelle avec les éléments modélisés à haut niveau de conception. En outre, ces concepts ont été intégrés dans le méta-modèleMARTE et le profil correspondant afin de fournir une extension adéquate pour exprimer les caractéristiques de reconfiguration à la modélisation de haut niveau.

La seconde contribution est la proposition d’un méta-modèle intermédiaire, qui isole les concepts présents au niveau transfert de registre (RTL-Register Transfer Level). Ce méta-modèle intègre les concepts chargés de l’exécution matérielle des applications modélisées, tout en enrichissant la sémantique de contrôle, provoquant la création d’un accélérateur matériel reconfigurable dynamiquement avec plusieurs implémentations disponibles. Enfin, en utilisant les transformations de modèlesMDE et les principes correspondants, nous sommes en mesure de générer des codeHDL équivalents à différentes implémentations de l’accélérateur reconfigurable ainsi que différents codes source en langage C/C++ liés au contrôleur de reconfiguration, qui est finalement responsable de la commutation entre les différentes mplémentations.

Enfin, notre flot de conception a été vérifié avec succès dans une étude de cas liée à un système anti-radar de détection de collision. Une composante clé intégrante de ce système a été modélisée en utilisant les spécifications MARTE étendu et le code généré a été utilisé dans la conception et la mise en oeuvre d’un SoC sur un FPGA reconfigurable dynamiquement.

 

Ours

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